什么是半导体工艺的光刻

『壹』 除了光刻半导体工艺中还有哪些图形化技术

1. 用电子束（E-beam Lithography），好处是精度极高，目前实验室级别的E-beam最小可以写到1纳米，不需要Mask。但是因为精专度高，所以写片属子的时候速度会很慢。。
2. Micro-printing（类似于刻字印刷那种样子~），不是太了解，实验室不怎么用这个，精度貌似不是很好
3. 激光（Laser Lithography），好处是不需要Mask，直接往Resist上写，因为精度不如e-beam好，所以pattern都比较大，因此速度快。
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我当你说的光刻半导体工艺是传统用紫外灯做的Photo-Lithography了哈~

4. 传统光刻（Photo-lithography），这个其实速度也是很快的，实际的曝光时间只有几秒甚至更少。一般对精度要求不高的片子我们都用这个写。唯一缺点是每一个新的设计都要重新做一个Mask。

『贰』 什么是光刻技术

光刻技术复主要应用在微电子制中。它一般是对半导体进行加工，需要一个有部分透光部分不透光的掩模板，通过曝光、显影、刻蚀等技术获得和掩模板一样的图形。先在处理过后的半导体上涂上光刻胶，然后盖上掩模板进行曝光；其中透光部分光刻胶的化学成分在曝光过程中发生了变化；之后进行显影，将发生化学变化的光刻胶腐蚀掉，裸露出半导体；之后对裸露出的半导体进行刻蚀，最后把光刻胶去掉就得到了想要的图形。光刻技术在微电子中占有很大的比重，比如微电子技术的进步是通过线宽来评价的，而线宽的获得跟光刻技术有很大的关系。
光刻技术就是在需要刻蚀的表面涂抹光刻胶，干燥后把图形底片覆盖其上，有光源照射，受光部分即可用药水洗掉胶膜，没有胶膜的部分即可用浓酸浓碱腐蚀表面。腐蚀好以后再洗掉其余的光刻胶。现在为了得到细微的光刻线条使用紫外线甚至X射线作为光源。

『叁』 缩小半导体工艺尺寸能走多远

特约撰稿 莫大康 推动半导体业进步有两个轮子，一个是工艺尺寸缩小，另一个是硅片直径增大，而且总是尺寸缩小为先。由半导体工艺路线图看，2013年应该进入14纳米节点，观察近期的报道，似乎已无异议，而且仍是英特尔挑起大樑。尽管摩尔定律快“寿终正寝”的声音已不容置辩，但是14nm的步伐仍按期走来，原因究竟是什么? 传统光刻技术与日俱进 当尺寸缩小到22/20nm时，传统的光刻技术已无能力，必须采用辅助的两次图形曝光技术。 提高光刻的分辨率有3个途径：缩短曝光波长、增大镜头数值孔径NA以及减少k1。显然，缩短波长是最主要的，而且方便易行。目前市场的193nmArF光源是首选，再加入浸液式技术等，实际上达到了28nm，几乎已是极限(需要OPC等技术的帮助)。 所以Fabless公司NVIDIA的CEO黄仁勋多次呼吁工艺制程在22/20nm时的成本一定相比28nm高。其理由是当工艺尺寸缩小到22/20nm时，传统的光刻技术已无能为力，必须采用辅助的两次图形曝光技术(DP)。从原理上讲，DP技术易于理解，甚至可以3次，或者4次。但是这样带来两个大问题，一个是光刻加掩模的成本迅速上升，另一个是工艺的循环周期延长。所以业界心知肚明，在下一代光刻技术EUV尚未到来之际，采用DP是不得已而为之，实际上在技术上的可行性并不是问题，更多的是要从经济层面做出取舍的决定。 193nm光刻技术在计算的光刻技术辅助下，包含两项关键的创新，一个是同时带OPC(光学图形修正)的两次图形曝光技术，另一个是采用一种倒转的光刻技术来改善困难的布局复制，可以在局部区域达到最佳化。 因此可以相信，传统的193nm浸液式光刻技术加上两次图形曝光技术(DP)，甚至4次，从分辨率上在2015年时有可能达到10nm，这取决于业界对于成本上升等的容忍度。 7nm还是5nm 除了工艺尺寸缩小之外，产业尚有多条路可供选择，如450mm硅片、TSV 3D封装等。 何时能够达到7nm或者5nm，截至今日尚无人能够回答，因为EUV何时进入也不清楚。乐观的估计可能在2015年或2016年。如果真能如愿，可能从10nm开始就采用EUV技术，一直走到5nm。但是目前业界比较谨慎，通俗一点的说法仍是两条腿走路。在今年的Semicon West上各厂家的反应也是如此。Nikon正努力延伸193nm的浸液式技术，甚至包含450mm硅片;而ASML由于获得英特尔、三星及台积电的支持，正加快NXE 3300B实用机型的发货。 据说已经有6台NXE 3100 EUV设备在客户处使用，累积产出硅片已达44000片。另外，下一代EUV设备NXE 3300B已开始安装调试，计划2013年共发货5台，另有11台NXE 3300B的订单在手及7台订单在讨论中。 ASML正在准备450mm光刻机，它是客户共同投资计划中的一部分。公司有信心将3台EUV的营收落实在2013年的销售额之中。 ASML在2013年展览会的演讲中详细描绘了业界期待已久的EUV光源路线图，近期Cymer公司已推出了专为ASML光刻机配置的40W极紫外(EUV)光源，工作周期高达每小时30片，并计划在2014年时NXE 3300B中的光源升级达到50W，相当于43WPH水平。而100W光源可能要等到2015年或2016年，相当于73WPH。至于何时出现250W EUV光源，至少目前无法预测，除非等到100W光源成功，并有出彩的表现。500W光源写进路线图中是容易的，但是未来能否实现还是个问题。 只要实现73WPH，可以认为EUVL已达到量产水平，因为与多次曝光技术相比，它的成本在下降。在10nm节点以下如果继续釆用MP多次曝光技术，则可能需要4x甚至8x的图形成像技术。 因为从理论上讲，硅晶格大小约0.5nm，通常大于10个晶格尺寸，即约5nm时，才可能有好的硅器件功能，所以可以认为5nm是工艺尺寸的最终极限。预测在2024年以后半导体产业可能发生革命性变化，电荷不再是传输信息的唯一载体，同时计算架构也可能发生革命。 另外，ASML、IMEC及Applied Materials等共同协作，认为采用EUV技术有可能达到小于7nm，由于EUV技术同样也可采用DP两次图形曝光技术来提高分辨率。 随着半导体产业的继续发展，之后的每一个工艺节点进步都要付出极大的代价，要求达到财务平衡的芯片产出数量巨大。现在市场上已很难找出几种能相容的产品，因此未来产业面临的经济层面压力会越来越大。然而除了尺寸缩小之外，产业尚有多条路可供选择，如450mm硅片、TSV 3D封装，FinFET结构与III-V族作沟道材料等，此外还有应用商店。而站在客户立场，他们并非知道芯片的内部构造，仅是需要价廉、实用，而又方便使用的电子终端产品。

『肆』 请问 半导体制作工艺中光刻的应用啊

光刻类似于照相,把图形照到晶圆上.步骤如下:
1.晶圆表面处理
2.处理后涂布光刻胶版
3.激光把光权罩图形感光到光刻胶上
4.利用溶液把图形显现出来
5.去光刻胶
当然这仅仅是简单的说法,其中的烘焙啊什么的没提及,如果需要我给你详细资料.

『伍』 我国光刻机的发展现状怎么样工业电子市场网

产业链——在半导体产业中占据重要地位

光刻机又名：掩模对准曝光机，曝光系统，光刻系统等，是制造芯片的核心装备。它采用类似照片冲印的技术，把掩膜版上的精细图形通过光线的曝光印制到硅片上。光刻机是半导体产业中最关键设备，光刻工艺决定了半导体线路的线宽，同时也决定了芯片的性能和功耗。

光刻机产业的上游主要包括光刻机核心组件和光刻机配套设施，下游则主要应用于半导体/集成电路的制造与封装。

——以上数据参考前瞻产业研究院《中国半导体产业战略规划和企业战略咨询报告》。

『陆』 半导体光刻中的pitch是什么意思

pitch=line+space
minmum line or space determines photo & etch's capability. Different pitch, photo characteristic is different, different pitch, etch s is different.

『柒』 为什么说半导体行业中熟悉光刻就熟悉整个工艺流程

半导体工艺基本每个流程都需要进行图形转移，需要进行光刻，而且每一步光刻都是严格按照半导体制备的工艺先后顺序进行的，如果前后颠倒，工艺基本就失败了，所以可以说了解了光刻基本就能知道整个工艺流程。

『捌』 为什么半导体光刻需要较大的DOF

分桃地光科证格式再打他的地，我还不知应该能靠近一些操作简单的，所以就应该上交进去追溯应该还是要操作的。

『玖』 光刻 \湿刻＼干法刻蚀有何不同

呵呵，我以前在半导体做了两年啊！懂一点点吧！
以前我在的是蚀刻区！半导体制蚀刻(Etching)

(三)蚀刻(Etching)
蚀刻的机制，按发生顺序可概分为「反应物接近表面」、「表面氧化」、「表面反应」、「生成物离开表面」等过程。所以整个蚀刻，包含反应物接近、生成物离开的扩散效应，以及化学反应两部份。整个蚀刻的时间，等于是扩散与化学反应两部份所费时间的总和。二者之中孰者费时较长，整个蚀刻之快慢也卡在该者，故有所谓「reaction limited」与「diffusion limited」两类蚀刻之分。
1、湿蚀刻
最普遍、也是设备成本最低的蚀刻方法，其设备如图2-10所示。其影响被蚀刻物之蚀刻速率 (etching rate) 的因素有三：蚀刻液浓度、蚀刻液温度、及搅拌 (stirring) 之有无。定性而言，增加蚀刻温度与加入搅拌，均能有效提高蚀刻速率；但浓度之影响则较不明确。举例来说，以49%的HF蚀刻SiO2，当然比BOE (Buffered-Oxide- Etch；HF：NH4F =1：6) 快的多；但40%的KOH蚀刻Si的速率却比20%KOH慢！ 湿蚀刻的配方选用是一项化学的专业，对于一般不是这方面的研究人员，必须向该化学专业的同侪请教。一个选用湿蚀刻配方的重要观念是「选择性」(selectivity)，意指进行蚀刻时，对被蚀物去除速度与连带对其他材质 (如蚀刻掩膜；etching mask， 或承载被加工薄膜之基板；substrate ) 的腐蚀速度之比值。一个具有高选择性的蚀刻系统，应该只对被加工薄膜有腐蚀作用，而不伤及一旁之蚀刻掩膜或其下的基板材料。
(1)等向性蚀刻 (isotropic etching)
大部份的湿蚀刻液均是等向性，换言之，对蚀刻接触点之任何方向腐蚀速度并无明显差异。故一旦定义好蚀刻掩膜的图案，暴露出来的区域，便是往下腐蚀的所在；只要蚀刻配方具高选择性，便应当止于所该止之深度。
然而有鉴于任何被蚀薄膜皆有其厚度，当其被蚀出某深度时，蚀刻掩膜图案边缘的部位渐与蚀刻液接触，故蚀刻液也开始对蚀刻掩膜图案边缘的底部，进行蚀掏，这就是所谓的下切或侧向侵蚀现象 (undercut)。该现象造成的图案侧向误差与被蚀薄膜厚度同数量级，换言之，湿蚀刻技术因之而无法应用在类似「次微米」线宽的精密制程技术！
(2)非等向性蚀刻 (anisotropic etching)
先前题到之湿蚀刻「选择性」观念，是以不同材料之受蚀快慢程度来说明。然而自1970年代起，在诸如Journal of Electro-Chemical Society等期刊中，发表了许多有关碱性或有机溶液腐蚀单晶硅的文章，其特点是不同的硅晶面腐蚀速率相差极大，尤其是<111>方向，足足比<100>或是<110>方向的腐蚀速率小一到两个数量级！因此，腐蚀速率最慢的晶面，往往便是腐蚀后留下的特定面。
这部份将在体型微细加工时再详述。
2、干蚀刻
干蚀刻是一类较新型，但迅速为半导体工业所采用的技术。其利用电浆 (plasma) 来进行半导体薄膜材料的蚀刻加工。其中电浆必须在真空度约10至0.001 Torr 的环境下，才有可能被激发出来；而干蚀刻采用的气体，或轰击质量颇巨，或化学活性极高，均能达成蚀刻的目的。
干蚀刻基本上包括「离子轰击」(ion-bombardment)与「化学反应」(chemical reaction) 两部份蚀刻机制。偏「离子轰击」效应者使用氩气(argon)，加工出来之边缘侧向侵蚀现象极微。而偏「化学反应」效应者则采氟系或氯系气体(如四氟化碳CF4)，经激发出来的电浆，即带有氟或氯之离子团，可快速与芯片表面材质反应。
干蚀刻法可直接利用光阻作蚀刻之阻绝遮幕，不必另行成长阻绝遮幕之半导体材料。而其最重要的优点，能兼顾边缘侧向侵蚀现象极微与高蚀刻率两种优点，换言之，本技术中所谓「活性离子蚀刻」(reactive ion etch；RIE) 已足敷「次微米」线宽制程技术的要求，而正被大量使用中。

『拾』 请问在半导体工艺中，光刻后进行电镀，电镀后去除光刻胶后有一步lega treatment 什么意思

在半导体工艺中，光课后进行电镀电镀后，去除光刻胶后有一步。